4月18日，2023年第25届中国集成电路制造年会暨供应链创新发展大会的高峰论坛在广州举办，会上针对系统集成、高性能封装等展开探讨。

大数据与AI的快速发展对存力和算力提出了更多的需求，“首先第一个数据是一个聪明的AI是需要海量的数据量来训练的，用于训练AI的数据、AI产生的数据是真实数据的三倍，AI作为生产力的工具到2030年仅以编程代码为例，AI所创造的数据将会是人类产生数据的10倍，不可言喻的是AI是另外一个不可忽略的创新赛道，对未来数据计算及存储提出了更高的要求。”

到了2025年，全球增长数据量会高达170个ZB，截止去年为止，工信部统计中国存力的总量也高达一个ZB，算力规模高达了每秒180百亿亿次浮点运算，算力每投入一块钱将带动三到四元GDP的增长，因此可见如果我们国内当存力上来、算力上来，可以带动的GDP是非常可观的。

后摩尔时代，芯片微缩工艺所面临的制造成本与物理极限上的挑战不言而喻，摩尔定律在放缓，而芯片工艺走向的结构创新、材料创新愈加受到关注。异构集成作为平面布线的纵向发展，对芯片整体结构的优化与再设计，面积与功耗的平衡，起到了较好的作用。但目前在多种芯片堆叠的异构集成中，散热问题也是需要关注的地方。

从System  in  house、System  in  box、System  in  package再到System on  chip，都是一个一个器件分开了做，做完了再整合在一起，只有SOC是把所有的器件硬生生地用一个节点把它做在一个芯片里面，所以往下面走，我们觉得SOH是比较符合物理和历史的发展进程的。三维多芯片与单芯片的异构集成本质上是在芯片系统集成里的结构性优化，通过垂直方向上增加通道来改善芯片的连接。系统集成里也有异质集成，将不同材料的芯片连接到一起。

从芯片供应链上来看，三维异构集成呼唤产业链上下游协同发展，在设计层面上对功能分区进行功耗和效率的最优化配比，制造层面上用什么样的工艺去完成，接口如何布置，是软硬件的一次系统内最优配置。先进封装、混合键合目前来说是实现异构集成的方式之一，但洪博士认为未来的异构集成是朝着单芯片、百万级别的连线，还有功能完整的形态来殊途同归。

具体实践上，芯盟科技有限公司洪齐元博士介绍了公司的三维异构集成技术：HITOC，其实主要就是Wafer  on  wafer跟Die  on  wafer两种技术路线。Wafer  on  wafer可以是同种类型，也可以不同种类型，甚至是可以不同工艺节点的。以我们出过上万片的逻辑+DRAM为例，我们就是把逻辑的Wafer和DRAM  Wafer通过Hybrid  Bonding把它联结在一起之后，再通过减薄、硅穿孔、金属线引出，再切割封装后就变成一个单芯片没有差别的Chip。另外一个技术路线就是Die  on wafer，是通过将切好的EU带，也是Hybrid  Bonding在Wafer上面，然后通过注塑、减薄、硅穿孔、金属线引出等等工艺来实现。我们的Wafer  on  wafer除了可以做一片叠一片的方案外，我们也可以做多片的堆叠，目前我们做到了5片，就是4片的DRAM加一片的SOC，这种4+1的技术我们已经准备好，而且这种样片正在测试中，Die  on wafer的工艺流程也完善地建立好了，现在正在做Test。除此之外我们的三维异构集成也含有Die  on wafer的技术形态，有四种类型，第一种就是典型的2.5D的封装，我们的Memory和SOC连在一起，客户只要聚焦在SOC的设计就好了。右边的是真正的3D封装，区别就是这个连线换成了Hybrid  Bonding，可以提供百万级的连线，最高的程度上提高更大的带宽以及更高的之间的连线密度。第三个是真正的3D  IC，它是采用了1+4的堆叠技术，实现了真正的Memory和Logic的存算一体化。第四个就是1到3的延伸，除了有Die  on wafer、1+4这些技术以外，平时我们可以把一些慢速的逻辑、IO、电源管理等等这些芯片放到里面，SOC只要专注地做它最擅长的部分就好了。

他也提到了，三维异构集成涉及到软件、硬件、设计、工艺、接口等等，一个芯片如何拆解，各个模块用什么工艺最适合，其实这个门槛是相当高的，再加上不同的DRAM之间，各个IP都被要求要中立，因此这个行业需要一个能力完整，而且中立的异构集成支持平台。加上更多的参与者一起来共同制订标准，就能够完善生态，就能够让芯片业没有难做的异构集成。

江苏长电科技股份有限公司首席执行长郑力认为，高性能的计算引领了行业向Chiplet，向高性能计算发展。这里面特别和大家提醒的一点是异构异质，不仅仅是较为常见的存储芯片、算力芯片，实际上我们讲2.5D、3D封装，更加重视的是异构异质里面它还需要集成到，比如说传感器、功率器件，甚至包括光学的器件，集合到一起的异构异质小芯片的结构。但这也仅仅是我们说异构异质集成，或者是高性能封装的一条路径。

SiP发展到了今天，系统集成已经形成了更高密度、更高带宽的连接，这样一条路径从国际的学术上来讲，也是把它当作异构异质高性能封装一个重要的路径，只不过我们和2.5D、3D封装做一个区别，在于2.5D、3D，它是基于晶圆级的封装的技术，它在带宽，在连接上，有一个更高的标准。但是它在异构异质方面也是有一些局限性。

我们认为不管是2.5D、3D的封装，还是高密度的SiP封装，都是高性能封装向前发展的重要路径。

确实我们的电路，原来是以晶体管的集成为核心在发展，今天技术应用推动着我们要以系统为核心，以系统的架构为核心，继续推动集成电路，不仅仅是可靠性，或者是一些物理性能，而是整个集成电路产品的performance，它的性能要在向前发展。所以，我们说以Chiplet的架构，或者高性能的SiP架构为核心的，以系统为驱动的集成电路的集成技术，继续来推动我们集成电路向前发展。

对设计业、制造业和封测业来说都产生很多新的挑战。产品设计的工程师就必须要对整个微系统的设计有一个更深的认识，有更强的设计能力。封装方式的多样化，从TSV、Interposer等的设计到布线，都需要封测厂商协同上游，以更高精度的自动化设备产线来实现。

在提到CPI的时候，往往我们说Packag方面起到的是对可靠性的要求，通过CPI来实现它。今天由于走进了高性能封装，CPI本身，和Packag之间的Interaction，它更对芯片产品本身产生了决定性的作用。这个是讲晶圆厂和封装厂之间设计上的协同CPI。从设计和封装之间，刚才也讲到了，这样的协同设计，从产品一开始的架构设计上，产品的设计工程师就必须要承担微系统集成后道制造的企业进行紧密的配合，这个也是高兴能封装给我们带来的产业链之间的联系的变化。

高性能封装的核心特征，就是必须要基于高带宽、高密度的集成。封装不仅仅是一个封和装的过程，更重要的是级和联的过程。高性能封装的出现使得设计、封装和制造已经密不可分。新的设计开发路径的出现是STCO，在开发这个产品上所用到的工具，所用到的方法，是必须要站在系统的角度，和制造技术、生产技术结合在一起向前发展，这也是一个重要的特征之一。

智能化的应用场景产生高性能计算和存储的需求，高需求驱动芯片工艺的发展，高性能封装的SiP封装、光电合封、2.5D\3D封装等，以及小芯片这些路径未来将成为基本配置。我们呼唤整个产业链，特别是设备和材料产业链，要向高度的自动化，和材料的高精细化的方向发展。

1978年以来，全球半导体经历了7轮大周期，每隔4-5年经历一轮周期。从谷到峰的上行周期通常1-3年，从峰到谷是1-2年。受疫情影响，全球缺芯，我们业内人士都已经知道，那高峰来了，低谷就不会远了。这次看来，行业都在预测，在第二季度，可能这个季度就会触底。从增长情况来看，也可以看到很明显的周期性。

为了延续摩尔定律所代表的芯片性能的增长，在设计领域运用AI技术，在制造领域包括FET、FD-SOI、新型存储器、Chiplet、新材料这一块方方面面都在做努力。

广东省科学院半导体研究所学科带头人庄巍认为，应当加强半导体技术研究，尽快提升设备和材料的发展水平。加强基础研究，国际上对科研活动的分类，分成三类，基础研究、应用研究和实验发展，我们国家这三者的比重是7:11:82，科技发达国家这三者的比重是15:20:65，可以看到我们国家在基础研究的领域还需要努力，导致我们在先进工艺、基础材料和设备上严重依赖美国和欧美国家，甚至日韩，所以这一块要弥补差距。